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Gate All Around FETは超格子の片方をエッチングして作る
半導体プロセスについては、東京エレクトロンのサイトに参考になる解説がたくさんあります。 https://www.tel.co.jp/museum/magazine/report/202311_02/?section=3 「3nmプロセス」などは、配線の間隔が3nmではなくて、平面に作ったら3nm相当の密度でトランジスタが配置されている、 ということのようです。実際の寸法はEUVの波長程度です。3次元的に積むことによって小さくしています。 Nanosheet FETやGate All Around FETというようですが、SiとSiGeをエピタキシャル成長で交互に3周期くらい積んで、 SiGeが…